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WLCSP No.1 기술력으로 만들어진 제품들을 한 눈에 확인하실 수 있습니다.

WLCSP(WLP)

웨이퍼 레벨 패키지(Wafer Level Package) WLCSP는 웨이퍼 가공 후 하나씩 칩을 잘라내 패키징하던 기존 방식과 달리, 웨이퍼 상태에서 한번에
패키지 공정 및 테스트를 진행한 후 칩을 절단하여 완제품을 만들어 내는 기술로 가장 작은 크기를 구현할 수 있는 칩 크기의 패키지 방법입니다. WLCSP는 칩 크기와 동일한 크기의 패키지 사이즈 구현이 가능할 뿐 아니라 우수한 전기적 특성과 높은 가격 경쟁력으로 인해 모바일 시장에서의
수요가 더욱 증가하고 있으며, 적용 제품군 또한 점차 확대되고 있습니다. 현재 자사에서는 고객의 요구에 맞춰 2 layer부터 6 layer까지 다양한
구조의 WLCSP를 서비스하고 있습니다.
Application
PMIC, DMB RF & BB SoC, Transceiver, AOC, Sensors..

Bumping process capability
8inch and 12inch available
WLCSP structural option
1P1M
2P1M (Single RDL without UBM)
2P2M (Single RDL with UBM)
3P3M (Dual RDL)
Ball pitch : 0.3, 0.35, 0.4, 0.5mm
Ball height
Ball drop : > 0.15mm
Electroplated : < 0.11mm (Lead free, SnAg 1.8%)
Re-PSV material option
High temperature curable Polyimide
Low temperature curable Polyimide
Re-PSV thickness : 5 to 20um
Re-PSV opening diameter
Min. diameter : 25um
RDL thickness : 3 to 10um (20um under development)
RDL width / space (min) : 8/8um

Backend process capability
Back-grinding for wafer thinning (min) : >150um
Backside coating : available
Scribe lane for dicing (min) : 60um (Laser grooving available)
Die size (min) available for TnR : 0.5x0.5mm
Inspection : Post sawing AOI, 6side inspection @ TnR